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DDS信號源 AD9833模塊 函數信號發生器 三角波 方波 正弦波
NT$700
運費NT$50
條碼
產品說明0

AD9833
特性:
頻率、相位數字可編程
能耗:20mW/3V
輸出頻率範圍:0~12.5MHz
輸出波類型:正弦波、三角波、方波。
工作電壓範圍:2.3~5.5V。
不需外部組件。
3線SPI接口。
工作溫度範圍:-40~+105℃
低功耗選擇。
10管腳MSOP封裝
應用:
頻率激發/波形產生。
液體、氣流測量。
傳感應用——逼近、運動、缺陷探測。
線性損失、線性衰減。
測試設備、醫療設備
掃描、時鐘產生器
概述:
AD9833是一款低功耗、可編程波形發生器,可以產生正弦波、三角波、方波。
輸出頻率和相位可軟件編程,很容易調整,而不需要外部組件。頻率寄存器是28位的,如果是25M的時鐘源,經過編程可以得到0.1Hz的時鐘;同樣如果是1M的時鐘源,可以得到0.004Hz的時鐘。
AD9833通過3線串口進行寫操作。串口工作時鐘頻率高達40M,並與DSP和微處理器標準兼容。其工作電壓在2.3V~5.5V之間。
AD9833還具有休眠功能,可使沒被使用的部分休眠,減少該部分的電流損耗,例如,若利用AD9833輸出作為時鐘源,就可以讓DAC休眠,以減小功耗,該電路採用10引腳MSOP型表面貼片封裝,體積很小。
圖一規範測試電路
原理框圖:
AD9833規範
圖二控制時鐘
時間特性:
圖三串行時序
最大絕對額定值:
VDD to AGND . . . . . . . . . . . . . . . . . . . . –0.3 V to +6 V
VDD to DGND . . . . . . . . . . . . . . . . . . . .–0.3 V to +6 V
AGND to DGND . . . . . . . . . . . . . . . . . . . –0.3 V to +0.3 V
CAP/2.5 V . . . . . . . . . . . . . . . . . . . . . . . . . .2.75 V
Digital I /O Voltage to DGND . . . . . . . . . .–0.3 V to VDD + 0.3 V
Analog I/O Voltage to AGND . . . . . . . . . . .–0.3 V to VDD + 0.3 V
Operating Temperature Range
Industrial (B Version) . . . . . . . . . . . . . . . –40℃to +105℃
Storage Temperature Range . . . . . . . . . . . . .–65℃ to + 150℃
Maximum Junction Temperature . . . . . . . . . . . . . . . . . 150℃
MSOP Package
θJA Thermal Impedance . . . . . . . . . . . . . . . . . . . . . 206℃/W
θJC Thermal Impedance . . . . . . . . . . . . . . . . . . . . . 44℃/W
Lead Temperature, Soldering (10 sec) . . . . . . . . . . . . . . 300℃
IR Reflow, Peak Temperature . . . . . . . . . . . . . . . . . . . 220℃
選型參考:
注意:
ESD (靜電釋放)敏感設備。人體和測試設備很容易產生高達4000V的靜電,這些靜電也會在不經意間自己釋放掉。雖然AD9833以ESD保護電路為其特色,高壓靜電釋放還是可能會給設備帶來永久性的傷害。所以,應當採取適當的ESD防備措施避免功能性能退化或損失。
管腳定義:
管腳功能描述:
管腳號
名稱
功能
電源
2
3
4
9
VDD
CAP/2.5V
DGND
AGND
模擬和數字接口部分的電源供給。板上2.5V標準電壓也是由VDD產生的。VDD可以是2.3V和5.5V之間的電壓值。VDD和AGND之間應該連接一個0.1uF和10uF的非耦合電容。
數字電路工作電壓是2.5V。這個2.5V電壓是從VDD通過板上穩壓器產生的。VDD小於2.7V時,穩壓器要求CAP/2.5V和DGND之間連接一個100uF的非耦合電容;如果VDD不大於
2.7V時,CAP/2.5V和DGND直接相連。
數字地
模擬地
模擬信號
1
10
COMP
VOUT
DAC偏差管腳,用以退耦DAC偏差電壓。
電壓輸出,可輸出模擬或者數字電壓。自帶200ohm的電阻,不需要外部上拉電阻。
數字接口與控制
5
6
7
8
MCLK
SDATA
SCLK
FSYNC
數字時鐘輸入。DDS輸出頻率是MCLK的二進制分數形式。輸出頻率的準確性和相位噪聲由這個時鐘確定。
串行數據輸入,採用16位串行數據字格式。
串行時鐘輸入,數據在時鐘下降沿輸入AD9833。
低有效控制輸入,數據輸入的幀同步信號。當FSYNC被拉低時,內部邏輯就表示一個新的數據被載入。
AD9833典型的性能特性:


AD9833的一些術語
積分非線性:
這是指任意碼與通過傳輸函數終點的直線的最大偏差。傳輸函數的零點是零刻度,比第一個轉化碼小0.5LSB的點,滿刻度,比最後一個轉化碼高0.5LSB的點。誤差以多少LSB的形式表示。
差分非線性度:
這是在DAC上相鄰兩個代碼變化1LSB在測量和理想狀況下的差異。一個指定的最大範圍是±1LSB的差分非線性度可以保證單調性。
輸出標準:
輸出標準指的是在DAC輸出產生的滿足規範的最大電壓值。如果有比指定標準高的電壓產生,AD9833可能就不符合記錄表中的標準。
無寄生動態範圍(SFDR):
和感興趣的頻率一起,基頻波的諧波頻率以及這些頻率的像都會出現在DDS電路的輸出上。無寄生動態範圍(SFDR)指的是出現在感興趣波段的激勵或諧波。寬帶SFDR會給出在0到奈奎斯特帶寬內與基帶頻率大小有關的最大的諧波或激勵的大小。窄帶SFDR會給出在基帶頻率±200kHz帶寬內最大的諧波或激勵的衰減。
總諧波失真:
總諧波失真(THD)是諧波絕對和與基波絕對值的比值。對於AD9833,THD定義為:
這裡,V1是基波絕對幅度,V2,V3,V4,V5,V6分別是2到6次諧波的絕對幅度。
信噪比(SNR)
SNR是在奈奎斯特頻率下測量輸出信號的絕對值和其他所有頻譜成分的絕對和的比值。SNR值以分貝形式表示。
時鐘饋入
MCLK輸入會有到模擬輸出的饋入。時鐘饋入指的是與AD9833輸出頻譜中基帶頻率相關的MCLK信號的數量。
操作原理
由於波形常常是用幅度形式(a(t) = sin(wt))加以考慮。這些都是非線性的,也很難產生,除非用分段構造方法。另外,角型信息實際上是線性的。也就是說,相位角每一個單位時間會改變一個固定的角度。角速度依賴於信號的頻率(ω= 2π_f)。
圖四
正弦波的相位是線性的,只要給出參考時間間隔,這個間隔的相位變化就能確定。
Δ Phase = ωΔt
ω的計算:
ω =ΔPhase/Δt=2πf
計算f,並用參考實在頻率代替參考週期( 1/fMCLK = Δt)
f=ΔPhase∞fMCLK / 2π
AD9833就是基於這個簡單的等式構造輸出。一塊簡單的DDS芯片加上三個主要的子電路(數控相位調製振盪器、SIN ROM、數模轉換器)就可以實現這個簡單的等式。每一個子電路都會在下面提到。
電路結構
AD9833是一個完全集成的DDS電路,需要一個參考時鐘、一個低精度電阻和去耦電容去產生高達12.5M的正弦波。除了 ​​產生這種射頻信號,這款芯片完全能廣泛適用於各種簡單和復雜的調製方案。這些調製方案在數字領域得到了廣泛應用,運用DSP技術能夠使復雜的調製算法簡化,而 ​​且很精確。
AD9833的內部電路由以下幾部分組成:一個數控振盪器(NCO),頻率和相位調製器,SIN ROM,一個數模轉換器和一個調節器。
數控相位調製振盪器
這包括兩個頻率選擇寄存器,一個相位累加器,兩個相位偏移寄存器和一個相位加法器。
NCO的主要組成部分是一個28位的相位累加器。連續時間信號的相位範圍是:0~2π。超過這個範圍時,正弦函數會周期性地重複。數字實現也是一樣。累加器把相位值刻度多位數字字。AD9833中的相位累加器是以28位的形式進行操作的,所以在AD9833中,2π= 。同樣, ΔPhase範圍也刻度成以下範圍:0 < ΔPhase < -1。這樣前面的等式就變成: 282282
f =ΔPhase⋅fMCLK / 0 < ΔPhase < -1 282282
相位累加器的輸入由FREQ0或者FREQ1來選擇,受FSELECT控制。NCO本身可以產生連續的相位信號,因此在頻率變化的時候需要防止輸出的不連續。
在NCO後,用12位相位寄存器可以把相位偏移加入相位調製。其中一個相位寄存器的內容被加到NCO最重要的位上。AD9833由兩個相位寄存器,它們的分辯率是:2π/4096
SIN ROM
為了讓NCO的輸出有用,必須把相位信息轉化成正弦值。由於相位信息直接對應幅度值,SIN ROM把數字相位信息當作地址,通過查表把相位信息轉化成幅度信息。雖然NCO包含的是28位的相位累加器,但NCO的輸出卻是截斷了的12位。使用相位累加器的全精度是不現實的,也是不必要的,因為這需要查找表的所有個條目。只需要足夠的相位精度,以使截斷產生的誤差小於10位DAC的精度,這就要求SIN ROM的相位精度要比10位DAC多兩位。SIN ROM通過控制寄存器的MODE(D1)位使能,表11中有更詳盡的表述。282
數模轉換器(DAC)
AD9833包括一個高內阻電流源10位DAC。DAC從SIN ROM中獲得數字字,再把他們轉化成對應的模擬電壓。
DAC被定義位單端模式。由於AD9833在板上的電阻有200 Ω,所以就不需要額外的電阻。DAC輸出的一般是峰峰值為0.6V的電壓。
調節器
VDD提供AD9833模擬部分和數字部分需要的電源,一般為:2.3V~5.5V.
AD9833內部的數字部分工作在2.5V。一個板上調節器把VDD上的電壓步減到2.5V。當AD9833管腳VDD上的電壓小於等於2.7V時,CAP/2.5V和VDD兩個管腳應該連起來,這樣板上調節器就被旁路了。
功能描述
串行接口
AD9833有一個標準3線串行接口,與SPI、QSPI、MICROWIRE和DSP接口標準兼容。
在串行時鐘輸入SCLK的控制下,數據以16位字的形式寫入AD9833。操作的時序如圖三所示。
FSYNC輸入是電平觸發,可以作為幀同步和使能信號。數據只有在FSYNC為低的時候才能向里傳輸。要開始一個串行數據傳輸,FSYNC必須置低,可以看到FSYNC下降沿和SCLK下降沿之間有一個時間間隔(t7)。FSYNC置低以後,串行數據在16個SCLK下降沿被移位進輸入移位寄存器。在第16個SCLK下降沿後FSYNC才能變高,可以看到SCLK下降沿和FSYNC上升沿之間有一個時間間隔(t8)。同樣,FSYNC可以在多組16個SCLK脈衝期間保持低電平,等到數據傳輸完畢後再變高。這樣,FSYNC保持低電平時可以傳輸連續的16位字流,FSYNC只有在最後一個字的第16個SCLK下降沿變高。
在寫操作過程中,SCLK可以是連續的、一直高或者一直低,但是FSYNC變低時,它一定要是高。
AD9833上電
圖七中的流程顯示了AD9833的操作例程。AD9833上電時,組件需要重啟。這會把一些內部寄存器重設為0,並給出一個模擬中值輸出。為了防止AD9833初始化時產生虛假的DAC輸出,RESET必須置1,直到各組件都準備好可以產生一個輸出為止。RESET不會重新設置相位、頻率和控制寄存器。這些寄存器中都會包含有效數據,所以應該讓用戶設置為某個值。要開始產生輸出,RESET必須置0。在RESET置0八個MCLK週期後,數據會出現在DAC輸出。
延時
AD9833中,有每一個異步寫操作有關的就是延時。如果某個頻率/相位寄存器要裝載一個新字,模擬輸出將會有七到八個MCLK週期的延時。(之所以會有一個週期的不確定,因為這和數據裝載進目標寄存器時MCLK上升沿的位置有關。)
控制寄存器
AD9833包含一個16位的控制寄存器,通過設置控制寄存器可以使AD9833按照用戶的需要工作在某種狀態。除了​​MODE,其他所有控制位都是在MCLK的負時鐘沿被採樣。表2描述了控制寄存器的各個位。AD9833的不同功能和各種輸出選項在表2的段落有詳盡的描述。要通知AD9833控制寄存器的內容需要改變,就要把D15和D14置為0(如表1)。
表1控制寄存器
圖五控制位功能
表2控制寄存器的位描述

名稱
功能
D13
D12
D11
D10
D9
D8
D7
D6
D5
B28
HLB
FSELECT
PSELECT
Reserved
RESET
SLEEP1
SLEEP12
OPBITEN
要把一個字裝進頻率寄存器需要兩次寫操作,B28=1才允許這樣的操作。第一次寫包含頻率字低14位,第二次包含頻率字高14位。每個16位字的開始兩位指定了要寫入的頻率寄存器,而且在連續兩次寫操作中應該使一樣的。具體表述參見表4。對頻率寄存器的寫操作發生在兩個字都被裝載之後,所以寄存器不會保持立即數。表5是一個完整的28位寫操作的例子。
當B28=0,28位頻率寄存器可以當作14位的寄存器來操作。一個包含高14位,另一個包含低14位。這就意味著高14位和低14位都可以獨立地改變。控制寄存器中的HLB(D12)位指定了哪一個14位正在被改變。
該控制位允許用戶能夠忽略另外14位連續地裝載頻率寄存器的MSB或者LSB。這在不需要用完整的28位的時候很有用。HLB要與D13(B28)一起使用。該控制位表明正在裝載的14位數據是指定頻率寄存器的高14位還是低14位。要獨立地改變一個頻率字的MSB或者LSB,必須把D13(B28)置0。D13(B28)置1時,HLB被忽略。
HLB=1,允許一個對指定頻率寄存器的高14位的寫操作。
HLB=0,允許一個對指定頻率寄存器的低14位的寫操作。
該位指定是FREQ0還是FREQ1用於相位累加器。
該位指定是PHASE0還是PHASE1數據加入相位累加器的輸出。
該位應置為0。
為1時,重新設置內部寄存器為0,提供一個中值模擬輸出。
為0時,禁止RESET。
SLEEP1=1時,內部MCLK時鐘被禁,DAC的輸出保持當前值,NCO也不再計數。
SLEEP1=0時,MCLK被使能,具體描述見表10。
為1時,切斷片上DAC電源。這對於用AD9833輸出DAC數據的MSB很有幫助。
為0時,說明DAC有效。表10中有更詳盡的表述。
該位的功能和D1(MODE)有關。控制VOUT的輸出。表11有更詳盡的表述。
為1時,連接到VOUT的不再是DAC的輸出,而是DAC數據的MSB或MSB/2
D4
D3
D2
D1
D0
Reserved
DIV2
Reserved
MODE
Reserved
(由DIV2來決定),這適合做一個粗略時鐘源。
為0時,DAC連接到VOUT。由MODE來決定輸出時正弦波還是斜波。
該位應置為0。
和D5(OPBITEN)一起使用。表11有說明。
為1時,DAC數據的MSB直接連到VOUT。
為0時,DAC數據的MSB/2連到VOUT。
該位應置為0。
該位和OPBITEN(D5)一起使用,其功能是在片上DAC連到VOUT時控制VOUT的輸出。OPBITEN=1時,該位應該置0。表11有詳盡的表述。
MODE=1,SIN ROM被旁路,DAC輸出三角波。
MODE=0,SIN ROM的用途就是把頻率和相位寄存器中的相位信息轉換成在輸出端產生正弦波的幅度信息。
該位應置為0。
頻率和相位寄存器:
AD9833有兩個頻率寄存器和兩個相位寄存器,如表3所述。
表3頻率/相位寄存器
寄存器
大小
描述
FREQ0
FREQ1
PHASE0
PHASE1
28Bits
28Bits
12Bits
12Bits
頻率寄存器0。當FSELECT位置為0,該寄存器規定輸出頻率為MCLK頻率的一個分值比。
頻率寄存器1。當FSELECT位置為1,該寄存器規定輸出頻率為MCLK頻率的一個分值比。
相移寄存器0。當PSELECT位置為0,該寄存器的內容會加入相位累加器的輸出。
相移寄存器1。當PSELECT位置為1,該寄存器的內容會加入相位累加器的輸出。
AD9833的模擬輸出:
f MCLK /⋅ FREQREG 282
FREQREG是裝載到指定頻率寄存器的值。信號的相移:
2 π 4096⋅PHASEREG
PHASEREG是指定相位寄存器中的值。為防止意料不到的輸出異常,指定輸出頻率和參考時鐘頻率的關係應該給予考慮。
圖九中的數據流程顯示了寫AD9833頻率寄存器和相位寄存器的例程。
寫頻率寄存器
寫頻率寄存器時,位D15和D14給出頻率寄存器的地址。
表4頻率寄存器的位
如果用戶想改變一個頻率寄存器的所有內容,要向同一地址連續寫兩次,這是因為頻率
寄存1器是28位的。第一次寫改變低14位,第二次寫改變高14位。為了使用這種操作模式,控制位B28(D13)應該置1。表5中是一個28位寫的例子。
表5向FREQ0寄存器寫00FC00
在某些應用中,用戶不需要改變頻率寄存器中的所有28位。要大的調整,只要改變高14位;要細微的調整,只要改變低14位就行。把控制位B28(D13)置為0,28位的頻率寄存器就可以當成兩個14位的寄存器來操作,一個包含高14位,另一個包含低14位。這就意味著高14位和低14位都可以獨立地改變。控制寄存器中的HLB(D12)位指定了哪一個14位正在被改變。表6和表7是兩個例子。
表6向FREQ的低14位寫3FFF
表7向FREQ的高14位寫00FF
寫相位寄存器
寫相位寄存器時,位D15和D14都置1。D13指定那個相位寄存器要寫入。
表8相位寄存器的位
重啟功能:
重啟功能會重新設置一些適當的內部寄存器為0,提供一個中值模擬輸出。重啟不會重新設置相位、頻率和控制寄存器。AD9833上電時,這部分就會被重新設置。要重啟AD9833,把RESET置為1就行了。如果要不重新設置這部分,把RESET置為0。RESET置為0後,
一個信號將出現在DAC以輸出8個MCLK時鐘週期。
表9應用於重啟
重啟位
結果
0
1
對重啟不做反應
內部寄存器重啟
休眠功能:
可以切斷AD9833沒有使用部分的電源以減少功耗,這可以通過休眠功能來實現。能被切斷電源的有內部時鐘和DAC。休眠功能需要的位如表10所示。
表10應用於休眠功能
SLEEP1 Bit
SLEEP12 Bit
結果
0
0
1
1
0
1
0
1
無電源切斷
DAC電源切斷
內部時鐘禁止
DAC電源切斷內部時鐘也禁止
DAC電源切斷:
這個功能在AD9833用來只輸出DAC的MSB的時候很有用。這個情況下,不需要DAC,就可以切斷它的電源以降低能耗。
內部時鐘禁止:
當AD9833的內部時鐘被禁止,DAC的輸出保持當前值,NCO也不再計數。當SLEEP1控制位有效時,新的頻率、相位和控製字能寫進去這部分。同步時鐘依然有效,這就意味著用這些控制位可以修改一些選定的頻率和相位寄存器。把SLEEP1設置為0就能激活MCLK。當SLEEP1有效時,這些寄存器的任何變化都會在一個延時後反映在輸出上。
VOUT Pin
AD9833提供多種類型的輸出,比如DAC數據的MSB、正弦波輸出、三角波輸出,這些輸出都外接到VOUT管腳。控制寄存器中的OPBITEN(D5)和MODE(D1)位可以決定AD9833輸出是哪一種類型。這在下面還會提及,表11也有說明。
表11 VOUT的不同輸出
DAC數據的MSB:
DAC數據的MSB可以從AD9833中輸出。把OPBITEN(D5)控制位設置為1,DAC數據的MSB就可以從VOUT管腳獲得。這可以作為粗略時鐘源。這個方波在輸出還可以被二分。控制寄存器中的DIV2(D3)控制著這種輸出的頻率。
正弦波輸出:
SIN ROM的用途是把頻率和相位寄存器中的相位信息轉換成在輸出端產生正弦波的幅度信息。要從VOUT管腳獲得正弦波輸出,就要把MDOE(D1)位和OPBITEN(D5)位置為0。
三角波輸出:
SIN ROM可以被旁路,從NCO來的截平的數字輸出就可以送到DAC。這樣輸出就不再是正弦波,DAC會產生一個10-bit線性三角函數。要從VOUT管腳獲得三角波輸出,需
要把MODE(D1)位置為1。要使用這個管腳,就要把SLEEP12都置為0。
圖六三角波輸出
應用:
由於可以獲得多種輸出,AD9833可能被配置以適應各種各樣的應用,模塊化應用就是其中之一,它可能被用來執行簡單的模塊化,比如FSK。更加複雜的模塊化方案,比如GMSK和QPSK,也可以用AD9833實現。在FSK應用中,AD9833的兩個頻率寄存器分別裝載不同的值。一個頻率代表空間頻率,另一個代表標記頻率。用戶可以通過設置AD9833控制寄存器中的FSELECT位使載波頻率在這兩個值之間改變。
AD9833有兩個相位寄存器,這就能實現PSK。有了相移鍵控,就可以使載波頻率相移,相位改變數值與輸入到調節器的位流相關。
AD9833也適合信號產生應用。由於DAC數據的MSB可以從VOUT管腳得到,所以AD9833可以用來產生方波。由於其低功耗,它同樣適合在一些應用中做本地振盪器。
接地和佈局:
設計安置有AD9833的印製電路板時,應該注意讓模擬部分和數字部分分別限制在電路板的不同區域。這樣可以使對那些容易分離的地層的利用變得容易。由於最小蝕刻技術有良好的屏蔽功能,它對地層是有很大益處的。數字地層和模擬地層只在一處相連。如果AD9833是唯一要求AGND對DGND連接的設備,則兩地層應該在AD9833的AGND和DGND管腳處連接。如果AD9833是在多個設備要求AGND對DGND連接的系統中,數字地層和模擬地層的連接只能在一處,一個靠近AD9833的星形接地點。
應當阻止數字線路從AD9833下面走線,因為這樣會讓噪聲耦合到芯片封裝。而模擬地層應該允許從AD9833下面走線,這樣可以阻止噪聲耦合。AD9833的的電源線路應該盡量和大的線路一樣寬,這樣可以提供低阻抗線路,減少電源線路的故障。快速轉換信號(比如時鐘)應該用數字地形式給予保護,以防止它們對電路板其他部分的輻射噪聲。應該防止數字信號和模擬信號的交叉。電路板兩步的走線應該直角交叉,這樣可以減少層間串擾。微波傳送技術是迄今為止最好的,但是它卻不是常常適合雙面板的。在這個技術中,電路板的一面專門用來做地層,另一面做信號層。
好的去耦合是非常重要的。AD9833和電源之間應該並聯地接一個0.1uF的陶瓷電容器與10uF的鉭電容器。為了讓去耦電容達到最佳效果,去耦電容應該盡量接近AD9833,理想狀況是在它上面。
比較器的適當操作需要好佈局策略。這種策略必須通過適當的PCB佈局和以地層來增強隔離效果的手段來使最小化VIN和SIGN BIT OUT管腳之間的寄生電容。比如,在一個四層板中,CIN信號要連接到頂層,而SIGN BIT OUT要連接到底層,所以隔離是由電源和地層提供的。
圖七AD9833初始化及操作流程
圖八初始化
圖九數據寫操作
和各種微處理器的連接:
AD9833有一個標準串行接口,可以與一些微處理器直接連接,用外部串行時鐘來往自身寫數據和控制信息,串行時鐘頻率最高可達40MHz,在寫操作的過程中可能是連續的,也可能一直保持高電平或低電平。如果有數據/控制信息寫入AD9833,FSYNC在16位信息寫進AD9833的過程中一直保持低電平。FSYNC信號顯示16位信息被寫入AD9833。
AD9833和ADSP-21xx連接:
圖十
圖十顯示了AD9833和ADSP-21xx的串行連接。ADSP-21xx必須設置工作在SPORT傳輸交替取景模式。ADSP-21xx通過SPORT控制寄存器編程,設置如下:
內部時鐘操作(ISCLK = 1)
低取景激活(INVTFS = 1)
16位字長(SLEN = 15)
內部幀同步信號(ITFS = 1)
為每一個寫操作產生一個幀同步信號(TFSR = 1)
SPORT被使能後,往Tx寄存器中寫一個字就初始化了傳輸過程。數據在串行時鐘的上升沿到達,在SCLK的下降沿被寫進AD9833。
AD9833和68HC11/68L11連接:
圖十一
圖十一顯示了AD9833和68HC11/68L11微處理器的串行連接。通過把SPCR中的MSTR位置1就可以把微處理器設置成控制方。當MOSI輸出驅動串行數據SDATA時,SCK上會提供串行時鐘。68HC11/68L11微處理器沒有專門的幀同步信號管腳,FSYNC是從AD9833的PC7獲得的。連接正確工作的設置條件如下:
SCK在寫操作過程中保持高電平(CPOL = 0)。
數據在SCK下降沿有效(CPHA = 1)。
在數據往AD9833傳輸的過程中,FSYNC保持低電平。在傳輸電路中,來自68HC11/68L11的串行數據以8-bit字節在八個時鐘下降沿進行傳輸。MSB最先被傳輸。為把數據寫入AD9833,8-bit數據傳輸完畢以後PC7依然要保持低電平,接著開始下一個對AD9833的寫操作。只有等到第二個8-bit數據傳輸完畢後,FSYNC才能重新變成高電平。
AD9833和80C51/80L51連接:
圖十二
圖十二顯示了AD9833和80C51/80L51微處器的串行連接。80C51/80L51微處理器工作在模式0,80C51/80L51的TxD、RxD分別驅動AD9833的SCLK、SDATA。FSYNC由一位可編程引腳(圖中的P3.3)驅動。當數據傳輸要到AD9833時,P3.3置低電平。80C51/80L51時以8-bit字節形式傳輸數據,所以每次傳輸只需要SCLK下降沿。為把數據寫入AD9833,第一個8-bit數據傳輸完畢以後P3.3依然要保持低電平,接著初始化下一個字節的的寫操作。第二個寫操作結束後,P3.3被置高電平。在兩次寫操作的過程中,SCLK必須一直保持高電平。80C51/80L51本來是以LSB在前的格式輸出串行數據的。但是AD9833首先接受的是MSB(往目標寄存器寫時,首先4個MSB是控制信息,接下來4個是地址,8個LSB才是數據)。因此,80C51/80L51的傳輸例程必須考慮到這點,重新安排位序,讓MSB先輸出。
AD9833和DSP56002連接:
圖十三
上圖顯示了AD9833和DSP56002的串行連接。DSP56002被設置成正常工作模式下使用內部門控時鐘的異步操作(SYN = 0,GCK = 1, SCKD = 1)。幀同步引腳信號由內部產生(SC2=1),傳輸寬度為16位(WL1=1,WL0=0),幀同步信號需要和16位數據適應(FSL=0)。幀同步信號可以在管腳SC2上選擇,但是信號在應用到AD9833之前應該被取反。與DSP56000/ DSP56001的連接同與DSP56002的連接類似。
AD9833評測板:
AD9833評測板可以讓設計者用最小的代價評測高性能AD9833 DDS調節器。為了驗證這個設備可以滿足用戶波形合成的需求,只需要一個電源,一台IBM兼容PC,一台頻譜分析儀和這塊評測 ​​板。
DDS評測包包含了一塊經過經過組裝、測試的AD9833印刷電路板。評測板通過PC並口與PC相連,支持軟件編程,用戶可以很容易地對AD9833編程。評測板的示意圖如圖14所示。軟件運行環境包括Windows? 95, Windows 98, Windows ME, Windows 2000 NT。
圖十四
AD9833評測板的使用
AD9833評測包是一個用來簡化AD9833評測過程的測試系統,提供的應用手冊中給出了詳盡的評測板操作信息。
原型區域:
評測板上留有一塊區域可以讓用戶往評測系統中添加額外電路。比如在最終設計中,用戶有可能想要為輸出添加一般的模擬濾波器或者緩存和運行放大器。
XO vs外部時鐘
AD9833可以在控制時鐘高達25M的情況下工作。評測板上就有一個25M的晶振。但是如果需要,這個晶振可以去掉,而外接CMOS時鐘。

 

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本商品上架日期:2014-08-25.
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